VHDL, hvad er en latch??

Hey, jeg laver lidt 'fpga programmering, og jeg får denne warning i mit design:

[code]WARNING:Xst:737 - Found 32-bit latch for signal <q>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.
[/code]

Er der nogen der kan forklare mig hvad der menes med en latch, og evt. hvad man kan gøre for at fjerne den...