VHDL

Hej
Jeg er i gang med noget vhdl kode og har et lille problem.

Jeg har to register som skal sammenlignes. De er hver i deres egen process. Den ene register får tildelt nogle bit i en process og den anden register tælles op vha en counter. Når de to register har den samme antal bit, så vil jeg sætte et output signal som hedder adc_tick højt.

-- register 1:
    process(clk, period, reset)
  begin
    if reset = '1' then
        reg_tick <= (others=>'0');
    elsif (clk'event and clk='1') then
        if period = '1' then
        reg_tick <= reg_shift;
        end if;
    end if;
  end process;


--counter register
  process(clk,reset,period,counterReset)
  begin
      if reset='1' then
      elsif(counterReset = '0') then
    r_reg <= (others=>'0'); 
      elsif (clk'event and clk='1') then
        if period = '1' then
        r_reg <= r_next; 
      end if;
        end if;
  end process;

-- next state logic for counteren
    r_next <= r_reg + 1;

counterReset <= '1' when (r_reg == reg_tick) else '0';
   
adc_tick  <= '1' when (r_reg == reg_tick) else '0';

compileren broker sig om den sidste linje med adc_tick. Jeg er ikke sikker på om man kan bruge == for at sammenligne to register